Accélération de l'inférence en périphérie : implantation matérielle sur circuits FPGA du modèle de détection d'objets YOLOv5 à l'aide de l'outil Vitis AI

Chakroun, Achraf (2025). Accélération de l'inférence en périphérie : implantation matérielle sur circuits FPGA du modèle de détection d'objets YOLOv5 à l'aide de l'outil Vitis AI. Mémoire. Rimouski, Université du Québec à Rimouski, Département de mathématiques, informatique et génie, 193 p.

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Résumé

RÉSUMÉ : L'objectif principal de ce mémoire est de proposer une solution efficace pour l'inférence en temps réel de modèles de détection d'objets à l'aide d'une architecture matérielle reconfigurable. Plus précisément, notre travail porte sur l'implantation matérielle du modèle de détection d'objets YOLOv5 quantifié sur la plateforme FPGA Kria KV260, à l'aide du framework Vitis AI développé par AMD/Xilinx. Notre projet comprend deux étapes principales: l'entraînement d'un modèle de détection d'objets YOLOv5 basé sur les réseaux de neurones convolutifs (CNN), puis l'optimisation de ce modèle pour son implantation sur des plateformes matérielles comme les circuits FPGA ayant toutefois des ressources restreintes. L'hypothèse principale de cette étude repose sur le fait que l'accélération matérielle d'un modèle par quantification permettrait de maintenir une précision acceptable tout en réduisant considérablement la latence d'inférence et la consommation en puissance. Afin de valider cette hypothèse, nous avons procédé à quantifier le modèle YOLOv5n après son entraînement, en réduisant sa précision du format de virgule flottante FP32 au format de virgule fixe INT8, qui est souvent un entier de 8 bits. Ensuite, nous avons compilé le modèle pour le rendre compatible avec le processeur matériel spécialisé DPU (Deep Processing Unit) de la carte FPGA. Finalement, nous avons procédé à l'exécution de l'inférence du modèle sur la carte FPGA et effectué une comparaison entre différentes plateformes matérielles (GPU, CPU, FPGA) en termes de latence, consommation en puissance et d'efficacité globale. Les résultats expérimentaux obtenus montrent que l'implantation matérielle sur un circuit FPGA permet une exécution en temps réel avec une consommation en puissance plus faible que les solutions GPU, tout en rivalisant au niveau de la rapidité. De plus, la précision de détection du modèle quantifié reste proche de celle du modèle codé en virgule flottante d'origine, avec une dégradation des performances très acceptable. En conclusion, ce projet démontre la pertinence de l'utilisation des circuits FPGA pour des tâches de détection d'objets en temps réel, notamment dans des contextes où les ressources matérielles sont limitées ou où la consommation en puissance est un critère très important. -- Mot(s) clé(s) en français : FPGA, modèle YOLOv5, détection d'objets, Vitis AI, quantification, inférence temps réel, efficacité énergétique, système embarqué, processeur DPU, accélération matérielle. --
ABSTRACT : The main objective of this work is to propose an effective solution for real-time inference of object detection models using a reconfigurable hardware architecture. More specifically, our work focuses on the hardware implementation of the quantified YOLOv5 model on the Kria KV260 FPGA platform, using the Vitis AI framework developed by AMD Xilinx. Our project consists of two principal stages: training a YOLOv5 object detection model based on convolutional neural networks (CNN) and optimizing this model for implementation on hardware platforms such as FPGAs with limited resources. The main hypothesis of this study is that hardware acceleration of a model through quantization would maintain acceptable accuracy while significantly reducing inference latency and energy consumption. To validate this hypothesis, we quantized the trained model YOLOv5n by lowering its accuracy from floating point FP32 to fixed point INT8, which is an integer of 8 bits. We then compiled the model to make it compatible with the FPGA board's DPU. Finally, we ran the model inference on the board and compared different hardware platforms (GPU, CPU, FPGA) in terms of latency, energy consumption, and overall efficiency. The experimental results show that the hardware implementation on the FPGA board allows for real-time execution with lower power consumption than GPU solutions while still managing a comparable speed. In addition, the accuracy of the quantized model remains close to that of the original floating-point model, with a slight but acceptable degradation. As a conclusion, this project demonstrates the relevance of using FPGA circuits for real-time object detection tasks, particularly in contexts where hardware resources are limited or where energy efficiency is a very important criterion. -- Mot(s) clé(s) en anglais : FPGA, YOLOv5 model, object detection, Vitis AI, quantization, real-time inference, energy efficiency, embedded system, DPU processor, hardware acceleration.

Type de document :	Thèse ou mémoire de l'UQAR (Mémoire)
Directeur(trice) de mémoire/thèse :	Bahoura, Mohammed
Information complémentaire :	Mémoire présenté dans le cadre du programme de maîtrise en ingénierie en vue de l'obtention du grade de maître ès sciences appliquées (M. Sc. A.).
Mots-clés :	Reconnaissance d'objets (Informatique); Réseaux de neurones convolutifs; Réseaux logiques programmables par l'utilisateur; Modèles de détection d'objets; YOLOv5; Circuits FPGA; Inférence temps réel.
Départements et unités départementales :	Département de mathématiques, informatique et génie > Génie
Date de dépôt :	11 mars 2026 13:57
Dernière modification :	11 mars 2026 13:57
URI :	https://semaphore.uqar.ca/id/eprint/3483